2026年9月，混合键合（Hybrid Bonding）作为一种前沿的3D互连技术，其设备市场正呈现出“订单先行、存储端量产延后”的局面。尽管JEDEC放宽了HBM4（高带宽存储器第四代）的厚度上限，为传统微凸块工艺保留了空间，使得混合键合在存储器领域的普及面临短期延迟，但在逻辑芯片、图像传感器等其他应用中，基于3D无凸块互连的混合键合技术仍在推进，并带来了设备商订单的明显增长。混合键合能否在存储器上实现规模化普及，核心不在于技术路线图本身，而是取决于三个关键因素：行业标准层面的妥协、超高洁净度与排队时间等工程门槛、多层堆叠工艺的良率能否达到商业化盈亏平衡点。

互连技术演进：2026年的关键节点

在逻辑芯片领域，英特尔的Foveros Direct 3D封装技术已采用铜-铜键合方案，其第一代铜线间距为9微米，第二代计划将这一节距进一步缩小至3微米。台积电的SoIC技术当前也实现了9微米的互连节距，并规划未来进一步缩小。这些进展表明，在高性能计算芯片中，对更小互连间距和更高互连密度的需求正推动混合键合技术向前发展。

在图像传感器领域，索尼已经实现了0.4微米节距的铜-铜混合键合连接，展示了混合键合在极小尺度下实现高密度互连的能力。从技术原理看，混合键合通过直接的铜-铜键合，去除了传统微凸块和底部填充胶所产生的层间间隙，这不仅有助于降低芯片堆叠的整体厚度，还能改善散热性能。

市场风向与设备商动态

设备供应商的订单量已率先给出信号。据公开数据，Besi公司2026年第一季度订单额达到2.697亿欧元，同比增长104.5%，环比增长7.7%，其中大部分增长来自混合键合设备。

为了解决混合键合对生产环境和效率的严苛要求，设备厂商也在开发解决方案。应用材料与Besi合作推出的Kinex集成方案，把清洗、活化、量测与键合集成在一个封闭平台内，对工序间的排队时间做精确控制。ASMPT在2026年5月的ECTC（电子元器件技术大会）上，展示了其FIREBIRD和LITHOBOLT芯片到晶圆（D2W）键合方案，面向每平方毫米10,000个以上互连的应用。

在研发层面，有研究展示了450纳米节距铜-铜混合键合的成果，并在2000万个互连上实现了98%的良率，这在实验室层面证明了高良率的可能性。此外，韩华Semitech与荷兰Prodrive Technologies合作开发的SHB2 Nano设备，也已开始在SK海力士进行验证测试。然而，这些前沿、全集成的混合键合设备单台价格超过1200万美元，高昂的初期投入是半导体厂商导入时面临的实际问题。

HBM领域的普及三重门

首先是标准妥协带来的短期延后。JEDEC（固态技术协会）将HBM4模块的高度上限从720微米修订为775微米，这一调整为使用传统微凸块键合工艺生产HBM4芯片提供了足够的空间，意味着混合键合在HBM4上的大规模导入被推迟。在现有技术路径能够满足标准要求的情况下，存储器厂商向新技术切换的动力会有所减弱。

其次是洁净度和排队时间的工程门槛。室温共价键合对晶圆表面的颗粒污染极为敏感，生产环境需要达到超净水平，这不仅要求设备本身具有很高的精度和洁净度，还需要工厂投入厂务建设成本来维持超净环境。高昂的设备成本和厂务投入，构成了混合键合普及的经济和技术门槛。

最后是多层堆叠的良率问题。业界估算，目前HBM混合键合的良率大约在10%左右，而要达到商业化量产的经济效益，良率至少需要跨过60%的门槛；这一数据属于业界估算，尚未证实。多层堆叠中任何一层或一个互连点的失效都可能导致整个堆叠报废，使得良率提升成为混合键合在存储器领域普及的决定性因素。

展望2026年下半年到2027年，值得观察的是HBM4E/HBM5是否导入混合键合技术，多层堆叠的良率能否跨越盈亏平衡线，以及目前设备商的订单能否最终转化为实际的量产装机。

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